올해 캘리포니아주 샌프란시스코에서 열린 제67회 국제전자소자회의에서 삼성 IBM과 IBM은 "장치 수준에서의 3D"에 대한 토론에서 두 기술 회사가 차세대 반도체 칩 설계 기술의 획기적인 발전을 이루기 위해 협력했음을 밝혔습니다. 이 새로운 기술을 사용하면 트랜지스터를 수직으로 쌓을 수 있어 본질적으로 전력 효율성이 향상되거나 성능 수준이 높아집니다.
삼성과 IBM, 더 높은 수준의 생산성과 효율성을 제공하는 획기적인 VTFET 반도체 기술 공개
이날 강연에서 두 회사는 전류의 흐름을 수평에서 수직으로 방향을 바꿔 반도체 칩의 크기를 줄일 수 있을 뿐만 아니라 더 강력하고 효율적으로 만들 수 있는 방법을 설명했다.
CMOS 트랜지스터는 측면 또는 수평 방식으로 제작되었으며, 무어의 법칙 예측에 따라 수십 년에 걸쳐 셀 수 없이 많은 발전을 통해 크기가 줄어들어 이제 수십억 개의 트랜지스터를 하나의 칩에 탑재할 수 있게 되었습니다. 그러나 칩 성능을 높이고 새로운 기능을 추가하기 위해 트랜지스터를 더욱 축소하는 것은 어렵고 비용이 많이 듭니다. 수평이 아닌 수직 방향으로 배치하면 공간이 절약되고 무어의 법칙 수명을 더 쉽게 연장할 수 있습니까? 트렌치 기반 DRAM 수직 액세스 트랜지스터에서 영감을 받아 IBM과 삼성 팀은 벌크 실리콘에 VTFET(수직 전송 나노시트)라고 불리는 CMOS 장치를 사용하고 45nm 게이트를 사용하여 트랜지스터 아키텍처를 측면으로 전환한 방법을 설명합니다. 정점.
— 논문 #26.1, “측면 전송 장치를 뛰어넘는 CMOS 스케일링을 위한 수직 전송 나노시트 기술,” H. Jagannathan 외, IBM/삼성
이전에는 반도체 칩이 실리콘 표면에 편평하게 배치되고 전류는 수평으로 흐릅니다. 이 새로운 설계를 통해 트랜지스터는 반도체 칩 표면에 평행이 아닌 수직으로 배치될 수 있습니다. 새로운 기술을 통해 제조 회사는 무어의 법칙의 제한된 성능을 우회하여 낮은 전력 소비로 인해 에너지를 절약할 수 있습니다.
VTFET 나노시트 트랜지스터의 단면 TEM(소스는 설계 유연성을 위해 상단 또는 하단에 위치할 수 있음) 옆에는 VTFET와 함께 통합된 I/O 장치 FET의 개략도가 있습니다. 출처: IEDM 논문 26.1, "장치 수준의 3D"
효율성과 성능을 높이기 위해 트랜지스터를 수직으로 적층하려는 삼성과 IBM의 노력을 수직 전송 전계 효과 트랜지스터(VTFET)라고 합니다. 양사 협력을 통해 기존 핀펫(FinFET) 구조 설계 대비 성능은 85배, 최대 XNUMX% 향상된 전력 효율성을 제공할 것으로 기대된다. 암호화폐 채굴자는 전력 효율성이 향상되고 환경에 미치는 영향도 본질적으로 향상됩니다.
수직형 장치는 게이트 길이와 스페이서 크기(게이트 피치(트랜지스터 사이의 거리)를 결정하는 두 가지 핵심 요소)를 수평적으로는 불가능한 방식으로 최적화할 수 있기 때문에 지속적인 확장 기회를 제공합니다. 또한 VTFET 장치는 정전기 및 기생 손실(SS=69/68mV/dec 및 DIBL= <30mV)을 줄여 뛰어난 작동 전압과 구동 전류를 제공할 것을 약속합니다. 개념을 검증하기 위해 연구원들은 VTFET를 사용하여 기능성 링 발진기(테스트 회로)를 만들었으며, 이는 측면 설계 기준에 비해 정전용량이 최대 50% 감소한 것으로 나타났습니다.
제로 확산 브레이크 형성 구조의 TEM으로, 높은 회로 밀도에서 절연 기준을 충족함을 보여줍니다. 출처: IEDM 논문 26.1 "장치 수준의 3D"
새로운 VTFET 기술이 언제 상용 제품 수준에 등장할지는 아직 알려지지 않았습니다. Intel과 다른 거대 기술 기업은 새로운 옹스트롬 규모의 칩을 만드는 것으로 알려져 있으며 Intel은 2024년 마지막 분기 중 언젠가 출시일을 추정하고 있습니다. 인텔 20A.
출처: IEDM
포스트 삼성전자, IBM과 손잡고 반도체 칩 설계 혁신 추진 by 제이슨 R. 윌슨 첫 번째 등장 Wccftech.
